Rangkaian Digital Lacth

Rangkaian RS latch yang diclock sangat mirip dengan operasi latch dasar yang anda lihat pada halaman sebelumnya. Input S dan R umumnya berlogika 0,dan harus dirubah ke logika 1 untuk mengubah kondisi dari latch. Bagaimanapun, dengan input ketiga, faktor baru telah ditambahkan. Inputnya dilambangkan C   atau CLK, karena dikontrol oleh sebuah rangkaian clock, yang digunakan untuk mensinkronkan beberapa dari rangkaian latch satu sama lain. Outputnya hanya dapat berubah ketika input CLK berlogika 1. Ketika CLK berlogika 0, input S dan input R tidak mempunyai efek pada outputnya. Untuk operasi yang benar, input R dan input S seharusnya berlogika 1, kemudian input CLK seharusnya berlogika 1 dan berlogika 0 kembali. Pada akhirnya , input yang telah dipilih seharusnya kembali berlogika 0.